Fis-snin riċenti, bl-iżvilupp mgħaġġel tal-kompjuters, netwerks diġitali, u teknoloġiji tat-televiżjoni, id-domanda tan-nies għal immaġini televiżivi ta 'kwalità għolja kompliet tiżdied, u l-industrija tar-radju u t-televiżjoni ta' pajjiżi għaddiet minn żvilupp mgħaġġel u żvilupp mgħaġġel. Ix-xandir bis-satellita tat-TV diġitali, li tnieda erba 'snin ilu, issa fforma skala konsiderevoli. Irrekordjar tal-vidjow diġitali, effetti speċjali diġitali, sistemi ta ’editjar mhux lineari, studjows virtwali, vetturi tax-xandir diġitali, matriċi ta’ hard disk tan-netwerk, u sistemi ta ’daqq diġitali robotiku suċċessivament daħlu fis-CCTV u stazzjonijiet tat-TV provinċjali u muniċipali. It-TV diġitali standard b'definizzjoni għolja SDTV / HDTV ġie elenkat bħala proġett ewlieni nazzjonali ta 'l-industrija tar-riċerka xjentifika, u x-xandira pilota saret fuq it-Torri Ċentrali tar-Radju u t-Televiżjoni. Fil-preżent, il-produzzjoni tal-programm tat-televiżjoni diġitali ta 'pajjiżi u x-xandir terrestri tat-televiżjoni diġitali ġew promossi b'mod intensiv, u l- "Ħdax-il Pjan ta' Ħames Snin" se jkun il-perjodu ta 'tħejjija għall-bidla ġenerali tat-televiżjoni diġitali ta' pajjiżi, u stadju importanti tat-tranżizzjoni tas-sistema tax-xandir u t-televiżjoni minn analoga għal diġitali.
Dan id-disinn huwa ddisinjat biex ilaħħaq ma 'din ix-xejra u biex jissodisfa d-domanda enormi tas-suq għal tagħmir ta' trasmissjoni ottika ta 'sinjal tal-vidjow diġitali b'ħafna kanali ASI / SDI. Huwa tagħmir ta 'trasmissjoni ottika li juża teknoloġija ta' multiplexing ta 'diviżjoni tal-ħin biex jittrażmetti simultanjament żewġ sinjali tal-vidjow diġitali ASI / SDI f'fibra ottika. Dan id-disinn jista 'jistabbilixxi bażi soda għall-iżvilupp ta' tagħmir ta 'trasmissjoni ottika ta' sinjal diġitali mhux sinkroniku b'veloċità għolja fil-futur.
1. Pjan ta 'implimentazzjoni tas-sistema
Is-sinjal serjali ASI / SDI huwa msawwar mill-ġdid miċ-ċirkwit ta 'ekwalizzazzjoni u kkonvertit f'sett ta' sinjali differenzjali; allura l-arloġġ fis-sinjal jiġi estratt miċ-ċirkwit tal-irkupru tal-arloġġ għall-użu fid-dekodifikazzjoni u s-sinkronizzazzjoni li jmiss tas-sinjal; wara li tgħaddi miċ-ċirkwit ta 'dekodifikazzjoni, Is-sinjal tas-serje ta' veloċità għolja jinbidel f'sinjal parallel ta 'veloċità baxxa biex jipprepara għall-proċess ta' multiplexing elettriku li jmiss; finalment, is-sinjal mhux sinkroniku huwa sinkronizzat mal-arloġġ tal-multiplexing elettriku lokali permezz tal-aġġustament taċ-ċirkwit FIFO, u b'hekk jirrealizza l-multiplexing elettriku lokali; Imbagħad jiġi trasmess lit-tarf riċevitur permezz tal-konverżjoni elettrika / ottika tal-modulu ottiku. Wara li jirċievi s-sinjal, it-tarf li jirċievi jgħaddi minn serje ta 'ċirkwiti ta' konverżjoni inversi biex jirrestawra s-sinjal tas-serje oriġinali ASI / SDI biex jitlesta l-proċess ta 'trasmissjoni kollu.
F'dan id-disinn, it-teknoloġija tal-multiplexing elettriku tas-sinjali ASI / SDI hija ċ-ċavetta għar-rabta teknika kollha. Minħabba li r-rata tas-sinjal ASI / SDI meħtieġa għall-multiplexing tal-enerġija fil-proġett hija għolja ħafna, ir-rata standard tilħaq 270Mbit / s, u mhix multiplexing tas-sinjal omologu, huwa diffiċli u mhux ekonomiku li timmultiplika direttament is-sinjal, u jeħtieġ li jiġu restawrati l-ewwel. L-arloġġ ta 'kull sinjal jikkonverti s-sinjal tas-serje ta' veloċità għolja f'sinjal parallel ta 'veloċità baxxa, u mbagħad jaġġusta l-pass ta' l-arloġġ ta 'kull sinjal permezz taċ-ċirkwit taċ-ċippa FIFO biex jikseb sinkronizzazzjoni ma' l-arloġġ lokali, u mbagħad jimmultiplika ż-żewġ sinjali elettriċi permezz iċ-ċippa programmabbli, U mbagħad tirrealizza t-trażmissjoni multiplex tad-diviżjoni tal-ħin. Huwa biss wara din is-serje ta 'proċeduri għall-ipproċessar tas-sinjal li jista' jitwettaq proċess ta 'demultiplexing bla xkiel fit-tarf li jirċievi, li huwa wkoll il-punt tekniku ewlieni tad-disinn.
Barra minn hekk, il-qfil tal-multiplexing elettriku huwa wkoll problema. Iktar ma jkunu kanali tas-sinjali, iktar tkun għolja l-veloċità, iktar ikun diffiċli li tissakkar, u iktar ma jkunu għoljin ir-rekwiżiti tekniċi għat-tqassim tal-bord tal-PCB. Din il-problema tista 'tissolva tajjeb ħafna permezz ta' trattamenti varji bħal tqegħid raġonevoli ta 'komponenti varji u filtrazzjoni xjentifika tal-imbarazz.
2. Ċirkwit tal-ħardwer
F'dan id-disinn, l-użu ewlieni huwa l-aħħar chipset tal-vidjow diġitali b'saħħtu u stabbli minn National Semiconductor. Iċ-ċippa ta 'dekodifikazzjoni u ta' konverżjoni serjali / parallela hija CLC011; iċ-ċippa ta 'kodifikazzjoni u ta' konverżjoni parallela / serjali hija CLC020; iċ-ċippa tal-irkupru tal-arloġġ hija LMH0046; iċ-ċippa ta 'ekwalizzazzjoni tal-kejbil adattiv hija CLC014; iċ-ċippa CPLD hija LC4256V minn LATTICE; iċ-ċippa FIFO hija IDT72V2105 minn IDT.
Parti tal-ekwalizzazzjoni tal-proċess tal-ipproċessar taċ-ċirkwit tidher fil-Figura 2. Jista 'jidher mill-Figura 2 li s-sinjal tas-serje ASI / SDI tad-dħul ta' tarf wieħed jiġi ffurmat mill-ġdid wara li jgħaddi miċ-ċirkwit tal-ekwalizzazzjoni u jiġi kkonvertit f'sett ta 'sinjali differenzjali, li huwa lest għall-proċess sussegwenti ta 'rkupru tal-arloġġ. Wara li tgħaddi ċ-ċirkwit ta 'ekwalizzazzjoni, il-kwalità tas-sinjal titjieb ħafna, u l-forom tas-sinjal tad-dħul u tal-ħruġ huma mqabbla kif muri fil-Figura 3.
Figura 2 Parti tal-ibbilanċjar tal-proċess tal-ipproċessar taċ-ċirkwit
Figura 3 Paragun tal-forma tal-mewġ taċ-ċirkwit tal-ekwalizzazzjoni
Il-parti tal-irkupru tal-arloġġ tal-proċess tal-ipproċessar taċ-ċirkwit tidher fil-Figura 4. Jista 'jidher mill-Figura 4 li l-mod tax-xogħol taċ-ċippa huwa ssettjat b'mod korrett, arloġġ ta' 27M huwa pprovdut lokalment biex iċ-ċippa tal-irkupru tal-arloġġ tuża, l-għoli bilanċjat -sinjal differenzjali tal-veloċità jiddaħħal fiċ-ċippa, u s-sinjal tas-serje jiġi rkuprat wara li ċ-ċippa tiġi pproċessata Is-sinjal tal-arloġġ fih jintuża mill-parti ta 'dekodifikazzjoni taċ-ċirkwit li ġejja. Fl-istess ħin, iċ-ċippa tista 'wkoll tappoġġja l-irkupru tal-arloġġ għal sinjali ta' definizzjoni għolja.
Figura 4 Parti tal-irkupru tal-arloġġ tal-proċess tal-ipproċessar taċ-ċirkwit
Il-proċess ta ’dekodifikazzjoni ta’ parti taċ-ċirkwit jidher fil-Figura 5. Jista ’jidher mill-Figura 5 li l-arloġġ serjali u d-dejta serjali rkuprata miċ-ċippa ta’ rkupru ta ’l-arloġġ huma mdaħħla fiċ-ċippa ta’ dekodifikazzjoni, wara konverżjoni serjali / parallela, 10-bit dejta parallela u arloġġ parallel 27M jinħarġu biex jippreparaw l-arloġġ għaċ-ċirkwit FIFO li ġej Aġġusta l-użu. Id-dijagramma tal-ħin tas-sinjali f'kull modalità tax-xogħol tidher fil-Fig. 6.
Figura 5 Id-dekodifikazzjoni tal-parti tal-proċess tal-ipproċessar taċ-ċirkwit
Figura 6 Dijagramma tal-ħin tas-sinjal ta 'kull modalità
Il-parti FIFO tal-proċess tal-ipproċessar taċ-ċirkwit tidher fil-Figura 7. Fosthom, l-arloġġ moqri juża l-arloġġ parallel 27M irkuprat miċ-ċirkwit tal-kodifikazzjoni, u l-arloġġ tal-kitba juża l-arloġġ lokali 27M. Is-sinjal parallel ta '10 bit li jgħaddi mill-FIFO huwa sinkronizzat mal-arloġġ lokali permezz ta' aġġustament biex jipprepara għall-input sussegwenti lis-CPLD għal multiplexing elettriku. Il-proċedura ta 'multiplexing elettriku ta' CPLD hija kif ġej, fosthom 2BP-S hija l-proċedura ta 'multiplexing, u 2BS-P hija l-proċedura ta' demultiplexing.
Figura 7 Parti FIFO tal-proċess tal-ipproċessar taċ-ċirkwit
Arkitettura SKEMATIKA ta '2BP-S hija
SINJAL gnd: std_logic: = '0';
SINJAL vcc: std_logic: = '1';
Sinjal N_25: std_logic;
Sinjal N_12: std_logic;
Sinjal N_13: std_logic;
Sinjal N_15: std_logic;
Sinjal N_16: std_logic;
Sinjal N_17: std_logic;
Sinjal N_21: std_logic;
Sinjal N_22: std_logic;
Sinjal N_23: std_logic;
Sinjal N_24: std_logic;
Tibda
I30: G_D Port Map (CLK => N_25, D => N_13, Q => N_22);
I29: G_D Port Map (CLK => N_25, D => N_16, Q => N_23);
I34: G_OUTPUT Port Map (I => N_22, O => Q0);
I33: G_OUTPUT Port Map (I => N_23, O => Q1);
I2: G_INPUT Port Map (I => CLK, O => N_25);
I7: G_INPUT Port Map (I => A, O => N_12);
I8: G_INPUT Port Map (I => LD, O => N_21);
I6: G_INPUT Port Map (I => B, O => N_15);
I12: Mappa tal-Port G_2OR (A => N_17, B => N_24, Y => N_16);
I16: G_2AND1 Port Map (AN => N_21, B => N_22, Y => N_24);
I21: G_2AND Port Map (A => N_21, B => N_12, Y => N_13);
I20: G_2AND Port Map (A => N_21, B => N_15, Y => N_17);
Tmiem SKEMATIKU;
Arkitettura SKEMATIKA ta '2BS-P hija
SINJAL gnd: std_logic: = '0';
SINJAL vcc: std_logic: = '1';
Sinjal N_5: std_logic;
Sinjal N_1: std_logic;
Sinjal N_3: std_logic;
Sinjal N_4: std_logic;
Tibda
I8: G_OUTPUT Port Map (I => N_4, O => Q0);
I1: G_OUTPUT Port Map (I => N_5, O => Q1);
I2: G_INPUT Port Map (I => CLK, O => N_3);
I3: G_INPUT Port Map (I => SIN, O => N_1);
I7: G_D Port Map (CLK => N_3, D => N_4, Q => N_5);
I4: G_D Port Map (CLK => N_3, D => N_1, Q => N_4);
Tmiem SKEMATIKU;
Il-parti tal-kodifikazzjoni tal-proċess tal-ipproċessar taċ-ċirkwit tidher fil-Figura 8. Wara li tirċievi d-dejta, il-modulu ottiku li jirċievi jirkupra d-dejta parallela u l-arloġġ sinkroniku permezz tal-programm ta ’demultiplexing tas-CPLD, u mbagħad jirkupra s-sinjal tas-serje oriġinali ta’ veloċità għolja permezz tal- ċirkwit taċ-ċippa tal-kodifikazzjoni, li finalment joħroġ mill-apparat tat-trasmissjoni wara li jkun misjuq miċ-ċippa tas-sewwieq tal-kejbil. Imla l-proċess kollu tat-trasferiment. Fosthom, is-sekwenza tas-sinjal tal-parti taċ-ċirkwit tal-kodifikazzjoni tidher fil-Figura 9.
Figura 8 Kodiċi parti mill-proċess tal-ipproċessar taċ-ċirkwit
Figura 9 Dijagramma tal-ħin tas-sinjal taċ-ċirkwit tal-kodifikazzjoni
3. rimarki konklużivi
Id-disinn tat-tagħmir tat-trażmissjoni ottika tal-multiplexing elettriku tas-sinjal ASI / SDI mhux sinkroniku bbażat fuq CPLD juża l-aħħar teknoloġija tal-multiplexing / demultiplexing elettriku tas-sinjal ASI / SDI, li tista 'tirrealizza t-trażmissjoni multiplexing tad-diviżjoni tal-ħin ta' żewġ sinjali, li tissostitwixxi d-diviżjoni tal-mewġ preċedenti multiplexing It-teknoloġija il-modalità ta 'trażmissjoni tas-sinjal mhux sinkroniku b'ħafna kanali bbażata fuqha tiffranka ħafna l-ispejjeż tal-produzzjoni u ttejjeb aktar il-kompetittività tas-suq tal-prodotti.
prodotti oħra tagħna:
